请教FPGA的DDR接口设计

时间：10-02 整理：3721RD 点击：

我想用Cyclone II系列做个简单的DDR读接口，时钟频率不高60MHz,在设计时首先采用了Quartus II软件里的定制模块ALTDQS和ALTDDTOIN来完成，存在两个问题：1.ALTDQS模块要求的时钟下限66MHz，相位延迟的最大时间2969Ps（Chain63），不能完成90度相移；采用PLL设计完成90度相移，功能仿真没问题，时序仿真时，延迟超过近300度（个人认为是90度相移+传输延迟），请教这个问题该如何解决? 2.DDR接口的数据采集时钟和FPGA后续电路的系统时钟不同，进行时钟域转换，不想用FIFO，请教简单的方法，

自己顶下先，坐等……

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