DC综合时模块划分，将寄存器的输出做模块的边界
时间：10-02
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最近看到synopsys的综合教程，上面推荐的模块划分的方法是将组合逻辑作为模块输入，而将寄存器作为模块的输出，请问这是问什么?
谢谢！
谢谢！
主要是减少模块之间的组合逻辑延迟。如果输出不是寄存器输出，模块之间的延迟很大，导致时钟频率比较低。
如果输入是寄存器，输出时组合逻辑，DC不能很好的优化组合逻辑吗? 2# supergzy007