怎样verilog产生一个半周期脉冲信号

时间：10-02 整理：3721RD 点击：

“计数器在时钟上升沿触发。CON在计数器为10、时钟上升沿清0；在计数器为100、时钟上升沿变为1，紧接着的下降沿清0。”
我试图用一个always @(posedge clk) 和一个 always @(negedge clk) 块来对CON直接赋值，但是仿真报错，同学说不能在把一个变量同时写到两个always块。
我不知道该怎么办?请高手帮个忙！万分感谢！

在2个always模块中对同一变量赋值，就会出现报语法错误哦！
你可以用更高的2倍频时钟完成设计，或者是产生中间变量，然后用组合逻辑
控制输出，就可以实现你要的逻辑。试试看吧！