关于FPGA实现过程的问题！

大家好，我是刚开始学习fpga的菜鸟，最近遇见一个问题
写了一段代码，进行数据的存储
综合阶段没有什么问题
在实现阶段出现这样的警告：
"WARNINGhysDesignRules:367 - The signal <DESIGN_MODULE/TXN> is incomplete."
The signal does not drive any load pins in the design.
请问一下，这种问题是怎么样产生的?
应该怎么样来解决这问题，谢谢大家了！

把你的代码贴上来看看，这样看不出来是什么问题。

貌似这个信号没有输入值。

是这个信号你定义了，但没有用，也就是没有load。仔细查看代码