偶数个非门进行短暂的延时防止优化的问题

请问一下 假如vhdl写一个用偶数个非门进行短暂的延时 然后输出 为了防止综合优化该模块，可在模块中加综合约束 注释部分的语句是什么呢?我知道verilog中可以用
/*synthesis attribute keep a true*/ 但是在VHDL中呢?是什么语句呀?

大家各抒己见呀 共同讨论 共同提高啊！

直接用库里的 invter or buffer，做成一个module；调用的时候 set_dont_touch

谢谢你啦！
这样做虽然可以 但是和我我所要陈述的方法不一样 我需要的是如何添加语句就可以解决问题的
3# zhang2000

不晓得啊