两个时钟驱动
时间：10-02
整理：3721RD
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今天编写一个代码，功能：clk1下降沿将f1的值赋给输出，clk２下降沿将f２的值赋给输出。
两个时钟驱动的综合出错。
不知道怎么解决了，忘高手指点一下。
还没见过2个时钟驱动的电路
可以用快速时钟采样，判断慢速时钟的下降沿，然后赋值输出
不会吧 这样看你FPGA上是否有两个时钟哈 它报的是什么错误
看看呢，复制上来看看
那如果clk1和clk2的下降沿同时到达。输出取哪个?这样设计不大对吧?还是你的时钟有特别的限制?
顶一个
你这是什么设计?
把完整的设计发上来大家参考参考
想让一个寄存器让两个clk同时驱动?
把代码发出来看看，或许是因为多时钟域的问题...如果是这样 可以采用双口ram 或者fifo来解决
f1 f2做運算?還是f1是f2 flip-flop的input?
呵呵，写代码要考虑到硬件实现哈
没有两个时钟驱动的寄存器，这样自然要报错了
偷偷看看
不明白！
没有看见过呢
always @ ( posedge clk1 or negedge clk2)
....
是这样写的吗? 这样的综合应没问题啊，
问题是：LZ这么做的目的是什么?有实现价值吗?通用的功能用熟即可，代码是会转化成电路的，不能求花哨，如果确实是这样的需求，应可以用其它方式实现。
得把error发上来大家才能分析滴。
约束时钟的相位关系，或者在设计的时候解决异步问题，时钟set_false_path