求助！万分火急！谢谢！

在modelsim仿真结果正确，拿到FPGA里下载验证结果也可以，可是只要稍微动一下代码，与逻辑毫无关系，只为优化，modelsim仿真也同样正确，但下载到fpga里结果出不来了，是怎么回事啊。我应该从哪些方面找问题呢！求助高手指点，马上要流片了！万分感谢
说明：里面用到1.92m、240khz两种时钟，而且用到了很多门控始终。
         另外综合时有很多waring需要解决吗?都那些waring需要解决啊！

这个我也不知道了

报警的话都要看的，尽量都消除，有报警就是有隐患的

看看STA和使用面积

应该是优化后影响了布局布线，相关延时发生了改变了，导致设计不能按原来的要求实现了

看看wangning里面的latch

看看时序是否满足

同意5楼的观点~！

I guess that there are many clock domain in your design.
In other word,Maybe you can add synchronizer between two clock domain .

做后仿了吗，门控可能是主要原因，试试门控后将信号指到全局网络上试试

你用synplify综合时认真看一下告警，看是否有将之优化掉的可能，

你代码怎么改的?有些代码FPGA是实现不了的，比如#10，wait等等，但modelsim是可以的

在FPGA上去掉门控时钟。
认真考虑你改动的代码对其他逻辑的影响。
你原先的代码是否完全没有问题?

与逻辑毫无关系，只为优化?
问题叙述的详细点，能帮助他人理解。改代码影响布局布线，进而影响实际效果是经常的事。

大家都说了这么多,为什么不见小编了呢?

没搞懂优化指的什么...不过如果改得无关紧要而出错...那肯定原来设计就是有问题的...看下各块延迟