有用VHDL的没有？讨论下方便用不
时间：10-02
整理：3721RD
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目前正从verilog转VHDL的阶段，觉得VHDL很不好用啊，代码可观性也不强，没有verilog简洁与美观，
如and or downto之类，类C语言要方便得多。
如and or downto之类，类C语言要方便得多。
确实不怎么好用熟悉Verilog的人没有理由再去学习vhdl，
我觉得VHDL其实蛮好用的，两种语言各有优势，关键是自己要用熟悉
我们正好相反，VHDL的仿真没有VERILOG强大
现在感觉好多了，也都是常用那几条命令，不过还是感觉verilog更实用些。
VHDL对语法要求极高，modelsim用来排错，一排一堆，然后用synplify综合，就几乎没有错误和warning了，