有人用SV做过设计吗？
时间：10-02
整理：3721RD
点击：
sv是systemverilog 吗?sv接近于高级语言只能做系统级的仿真和设计，而下载在fpga中的设计代码必须是可综合的。现阶段sv显然不可综合，要综合必须转成vrilog，用sv来做设计的综合工具，EDA厂商还在研发中。也许几年以后sv会成为设计语言之一，但Verilog还会存在很长一段时间
作仿真SV还是很好用的，
SV暂时可能还是不行的
个人感觉sv包括可综合的rtl语法，assertion语法，coverage语法，随机约束语法，用于行为/面向对象建模的语法。如果要做RTL设计，我更愿意用verilog，如果做仿真验证，就用SV