xilinx FPGA LUT

根据网表中的结构来看LUT是没有时钟输入的。

综合后查看Technology Schematic有看到时钟啊，还是说不同型号的会不一样

LUT1,2,3,4我可以很确定的告诉你没有。

LUT纯组合逻辑，无时序，

我刚开始也是认为没有，但后来看到，有的LUT可以实现移位寄存器功能，那么移位寄存器不是时序电路吗，那就需要时钟啊，不知道我的理解有没有错，期待高手解惑

LUT应该是没有的，是纯组合逻辑

那么移位寄存器不是时序电路吗，那就需要时钟啊，
它是将SLICE里的寄存器于LUT组合实现的，