Altera DCFIFO的使用问题，很急！

请教各位大侠关于DCFIFO的使用问题：
本人使用Altera mega库中的DCFIFO进行同频率不同相位的两个时钟域之间通信，在读写过程中，读请求rdreq与写请求wrreq信号能否同时为高?读写时序有何要求?

学习了。

非常感谢2楼和3楼的回答！

Thanks

跨时钟域就是两个时钟信号无关，当然可以同时为高 同时为低了

FIFO is design for async. data transfer issue.