关于信号输出对电路造成影响的问题！

我现在遇到一个奇怪的问题，如果我将电路中的某个信号赋值给一个输出管脚的话，那么整个电路的逻辑都不对了。（如果不输出的话，通过其它管脚观察时逻辑是正确的）
大家有没有碰到过这种情况?是怎么回事?请高手指点！
注：我是在quartus8.1中用VHDL编程的。

你确定改变以后。时序约束没问题吗?

2# wycawyc
我没有关注时序约束，这个关系大吗?

你查查什么是时序约束