一个非常弱智的代码问题，求助啊

时间：10-02 整理：3721RD 点击：

想写一个verilog代码
8bit的比较器，若a>b则输出equal=1
否则为0
我是初学者，写出来仿真提示有错误，不会改，求大家帮忙贴一个程序吧

module compare(
                        input wire [7:0] a,b,
                        output  wire       equal);
               assign  equal=(a-b)?1:0;
endmodule

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