请教个关于时钟的问题

第一次用xilinx的片子.顶层时钟无法直接给子模块使用而必须经过DCM锁之后才能给子模块使用,这是为什么?是与片子有关吗?
用过atera的s2,s3,s4,c3等等,时钟从来没说过必须经pll才能给子模块使用的啊

我用的几款XILINX的FPGA，顶层始终一般都是经过IBUF这种处理后给子模块，但是不一定要经过DCM啊。你用的什么型号的?

xc3s,
是这样的啊,还必须用这个时钟锁一个分频时钟出来,所以经过了DCM,然后就发觉这个时钟不能直接给子模块用了
2# emaklutz

xuexile

是这样的，要是有子模块要用到DCM分频或倍频的信号作为时钟的，其他用到输入时钟的模块的时钟信号不能直接接外部输入时钟，而要把外部时钟经过DCM的buffer出来后才可以的，否则将综合不通过的，这样做是为了使设计中用到的所有时钟信号都同源，使得它们间的偏移最小。

学习了...

这样啊！谢谢解惑！
5# qlengyu

再请教一下,所谓的时钟经过IBUF,是要在代码中做什么操作呢还是要在ise的设置中做什么操作才能使时钟经过IBUF?或者说只要是从全局时钟管脚进来的信号都会经过IBUF呢?
2# emaklutz

DCM有一个输出端口 CLKIN_IBUFG_OUT
这个就是把输入时钟经buffer后的输出，只需把这个端口引到所需模块的时钟输入就可以了，不用作其他修改的

刚与FAE交流,其实是这样的啊
在生成DCM时,将CLK_IN选择为了external,这样导致DCM内会例化一个IBUF,同时综合工具会在管脚输入处自动添加IBUF,这样就会有重复
解决的办法是将external选择为internal,或者从DCM的ibufg_clkout输出
5# qlengyu

学习了。