请问一下这段代码什么意思？谢谢！
时间：10-02
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always @(posedge clk) done <= #1 (dcnt==4'hb) & ！ld;
判定dcnt是否等于hb，然后与ld非相与，最后延时1 ns 送给信号done；
以上操作在时钟上升沿发生
类似于mux和与门的逻辑接到触发器的D端
2# wyang2009 这是一般的Verilog标准?本人刚从学校出来，有点不大了解现在的标准……
很好 不错，
位运算