关于CIC滤波器前端设计的求助

时间：10-02 整理：3721RD 点击：

（4阶、抽取率为16CIC）在matlab中仿真CIC滤波器可以将sigma-delta调制器1位的脉冲宽度的数据变成16位的与幅度相关的值，并且完成16倍的降采样。可是在CIC滤波器的verilog代码输入是一位脉冲宽度，输出的数据不知道有啥意义。没有编码成16位的与幅度相关的值。采用Xilinix ISE自带的CIC IP仿真也是如此。CIC滤波器是应该同时完成码成转化吗、把一位的脉冲宽度的数据变成16位的与幅度相关的值吗?

verilog 代码发过来看看

上一篇：冰天雪地十万火急,拨玛开关简单程序,,,急的吃饭不下
下一篇：请教modelsim问题，或许你也遇到过

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器