always @ (*)是什么意思？

我公司前人写的代码：
always @ (*)begin
    oW = 1'b1;
    if (current_state == W_T)
       oW = (~Ind);
    else oW = 1'b1;
end
always @ (*)是什么意思?

This is a combinational logic. In this case ,it's the same as
   always @( current_state  or Ind)

所有相关的信号，应该是一个组合逻辑

（）中的*相当于把所有用到的敏感信号放到（）中对吗?

VERILOG 2001
所有敏感变量

明白了。谢谢

第二行为什么要先写
oW = 1'b1;
呢?
第5行else不是已经包含了吗?

verilog 2001的标准

verilog 2001

To luyuntao,
   You are right. In this case, you can skip this statement.

verilog 2001 standard

新标准，一般写逻辑组合时用这个

verilog2001中偶比较喜欢的一种写法。
免得有时候改了下面，敏感变量列表忘了改。

书写的一种习惯，先给变量赋初始值，防止锁存器产生

好！顶一个！

楼上几位的解释都很好。

所有敏感变量

Verilog 2001标准，主流EDA综合工具都支持的。

用always块生成组合逻辑的简单办法，不用怕那个敏感变量没有放到敏感向量表里面。

用always块生成组合逻辑的简单办法，不用怕那个敏感变量没有放到敏感向量表里面。

如二楼所说那样

verilog 2001, combinational logic

比较好的讨论帖

支持！

VERILOG 2001标准中，可以把敏感表里的内容用通配符*来表示，不用再把每个敏感内容写进去，方便代码编写。

简化的敏感列表表示，verilog2001标准。

就是省去铭感列表...  如果以前你要自列举的话，如果列少了,综合实现不会有影响，但是会影响仿真...

学习了，谢谢分享

To luyuntao,
   You are right. In this case, you can skip this statement.

输入都是敏感量