请教xilinx asynchronous FIFO的设计问题

时间：10-02 整理：3721RD 点击：

想利用xilinx的core generator想生成读写的clk频率和输入输出的位宽都不同的FIFO，但是始终找不到解决方案呀，该怎么办呢?

clk不同肯定是可以的。输入输出位宽不同?这还是FIFO吗?

有读写数据宽度不同的FIFO，FIFO的读写端口不仅有读写深度（read/write depth）,还有读写宽度（read/write width）,只要read depth*read width=write depth*write width就可以了。今天又试了一下，发现异步FIFO的读写位宽可以自己定，写宽度可以先定义一个值，但是写深度都是从16开始的2^n，十分费解，我只需要一个很小的深度使读写匹配

哦，之前忘记了倍数关系是可以的了。16的深度已经很小了啊

上一篇：FPGA控制Flash的问题
下一篇：请教，ChipScope中select Net问题。

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类