前后仿真不一致，求教
时间：10-02
整理：3721RD
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源代码如下：
module parameter_delay(clk,out);
parameter N=1;
integer i;
input clk;
output out;
reg out;
always
begin
out<=0;
for(i=0;i<N;i=i+1)
@(posedge clk);
out<=1;
for(i=0;i<N;i=i+1)
@(posedge clk);
end
endmodule
用quartus 综合之后后仿，功能出不来，请指点
module parameter_delay(clk,out);
parameter N=1;
integer i;
input clk;
output out;
reg out;
always
begin
out<=0;
for(i=0;i<N;i=i+1)
@(posedge clk);
out<=1;
for(i=0;i<N;i=i+1)
@(posedge clk);
end
endmodule
用quartus 综合之后后仿，功能出不来，请指点
在线等。
你这是什么语法?
写法不规范
不是可以综合的语法，所以综合以后就不是你预期的结果了。
不是不能够用for的么
学习了！
还是把Verilog语法规范看下吧
没有硬件的设计思想
这个基本上不能综合啊，你自己想想什么样的电路能符合你的设计……
你确实太有才了！综合工具又不是你家保姆！
for可以综合，把for放到@(posedge clk)里面试一试