怎样在quartus 7.1中查看RTL级电路图

时间：10-02 整理：3721RD 点击：

新手请教：最近用quartus7.1版本编译verilog 原程序时,compile通过，但是点击tools-->EDA simulation tool-->Run EDA RTL simulation时提示错误，大意是说modelsim的路径出了问题，请问怎样设置才能在quartus中看到RTL级电路图，不胜感激！

在porject Navigator里，单击右键，选择locate->locate in RTL Viewer

点击tools-->Netlist viewers-->RTL viewers

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