求教：关于原语FDRSE的功能

假设有一信号X输入FDRSE实例的D端，输出为Y，时钟为10ns。则用Modelsim仿时，Y比X延时了100ns。这是怎么回事?我是新手，请多多指教！
另外，如果我想看FDRSE的datasheet，该去哪儿找啊?

这个有什么datasheet。不就是一个带reset,synchronous set 和clk enable的D触发器吗。自己都能画一个出来。至于为什么延迟了100ns，我也完全不能理解。仿真精度没设错?

应该是timescale不一致导致的问题。

1# hometown_wy
还可以看看reset信号什么时候release。

2# falloutmx
我的仿真精度设置的都是 1ns/1ps。
刚才发现，如果我的X信号赋值为1，则Y的前100ns为0，然后才为1；如果X赋值为0，则Y一直为0。这会不会是因为什么GSR?
ps：FDRSE原语ms就是一个触发器，它跟以下语句有什么不同呢?
always @(posedge clk)
begin
       Y <=X;
end
请指教，非常感谢！

if (rising_edge(C)) then
      if (R = '1') then
        Q <= '0' ;
      elsif (S = '1') then
        Q <= '1' ;
      elsif (CE = '1') then
        Q <= D ;
      end if;
    end if;
这是VHDL的写法，希望你能看明白

谢谢ls，看明白了。但还是不明白为什么会有100ns的延时。

你的R,S,CE信号初始值都对不对?比如说，正常工作时，R和S应该是相反的值才对。