微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 请教超前滞后型数字锁相环中的几个问题

请教超前滞后型数字锁相环中的几个问题

时间:10-02 整理:3721RD 点击:
1、超前滞后型数字锁相环中的超前滞后鉴相器如何实现
2、超前滞后型数字锁相环中的超前滞后滤波电路如何实现

鉴相器: D触发器,一端接clk端,有效时触发器输出为1,另一端接reset,使触发器输出为0
滤波器: 计数器.

非常感谢,我去试验下。

这样可以吗?

真的吗

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top