请教一下FPGA综合时电路功能与语言不符是什么原因

我做FPGA验证时，用verilog语言写了一个异步清零的触发器，低电平清零。 电路中调用了很多这个模块，但是综合后的结构有些模块是高电平清零，有些是低电平清零。  本来这也没什么，但是综合成高电平清零的触发器它的外部清零信号跟本应该是低电平清零的触发器的外部清零信号时序完全一样，所以导致电路功能错误。哪位大侠指导一下这个问题出在哪里?

这个倒没遇见过。不过建议小编再检查一下约束，看是否是约束的问题。