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FPGA多时钟源选通问题?

时间:10-02 整理:3721RD 点击:
我的设计里用PLL产生2个时钟源,这两个时钟源通过输入端口来选通。现在的问题是QuartusII 做时序分析时会把这两个时钟源一起分析,造成很多时序违反。请问,QuartusII里如何设置才能告诉工具这两个时钟源不同时有效的?

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