用verilog搭建仿真环境做到自动比较比较复杂，怎么办？

没有, 就是要花苦功

完整的验证环境是需要下功夫的。

一劳永逸

验证应该占到工作量的70%以上。

验证现在应该比设计更花费时间和精力了

好的验证吃功夫啊

1# bbpfancy
没有好办法啦，苦力

没有好办法了吧。

可以借用算法的模块作为参考

写个Reference Module就有很大工作量了
还有激励产生、自动比对、平台搭建、脚本编写
所以说验证比RTL开发繁琐

用更高级的语言搭建，但是想省力好像不行。

verilog搭建仿真环境还是比较好的吧，但是如果你说的是验证环境的话，还是专门的验证平台用的让人踏实。比如sv，比如specman

可以用spance E来搭建。rm比较好实现，而且可移植性较强。前提是你会C＋＋

用SV吧 应该功能更强大

用VIP不行吗?

恩，太繁琐！

What's VIP?