关于FPGA的全局时钟
时间：10-02
整理：3721RD
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请问一下FPGA的全局时钟管脚是差分的，如果仅用单端，为什么要接在管脚的P端
好像基本在ic设计里面，如果是差分输入，但是用单端，都用的是P
恩，规定。
这是器件厂家的规定，我们只能适应
1111111111111111
昨天还遇到一个全局时钟影响modelsim编译的问题
following vendor's advice, they willnot tell you detail.
原来是这样
use BUFG1111
不知道，好像都这样