DCM时钟输出后仿真延时的问题
时间：10-02
整理：3721RD
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设计中用到了DCM模块，已经用了IBUFGDS、BUFG，在功能仿真的时候正常，到MAP和布局布线后就出现了延时，现象就是clk0输出和时钟输入上升沿不同步，哪位高手指教一下为什么?thanks。
你多少兆频率啊?dcm锁住没有?你是仿真看到的那个现象?
建议下到板子直接看能锁住就是OK的，没问题。
只要不超过350兆还说多少的clkin就行！
200M的时钟，的确实仿真看到的结果，DCM的LOCKED也正常啊