用CPLD实现倍频

是否可以换个时钟源，在分频。CPLD可以实现倍频，但占空比不好控制。

不是选时钟源的问题
首先谢谢楼上的，
是这样的，现在我需要被倍频的时钟信号不是时钟源提供的，是外面的片子提供的一个与数据同步的时钟，我想得出一个与这个时钟、数据同步的2倍频信号时钟。谢谢

使用带有锁相环的FPGA可以做到，在CPLD中要实现倍频功能，就是一个组合反馈电路，生成了也不稳定

组合反馈电路是在高速时不稳定，低速时，和对时钟要求不高时，因该能用，但效果不好

请问用cpld分频，1m左右的分频分到1k左右能实现么?有做出来的么?信号不是晶振的，是采集的

给一点具体的参数,要不一些决定定不了.原则上不要这样倍频.