verilog中 always语句的作用范围

always @(a or b)
begin
equal = 0;
if(a==b)


equal =1;
else

equal = 0;
end
和
always @(a or b)
equal = 0;
if(a==b)


equal =1;
else

equal = 0;
有什么区别?

编译第2种要报错。 always的作用范围在begin end内。如果没有begin end，就是后面一句了。

只作用第一句，但是第一句如果是case，if else的，都算在第一句范畴之内
也就是
always@（）
if()
...
  if()
  ...
   if()
   ...
是可以的

了解，谢谢

那请问能否用case和if的混合结构呢?
比如
case
  情形A: begin
                        if
                      else
情形B：begin
                if
               else
期待中！

可以
自己写个可以去试试

自己在仿真环境中测试，看结果是最好的，别人说的你不一定能跟能理解的。

说明了还是后一句