关于FPGA的时钟管理问题
时间：10-02
整理：3721RD
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最近在做一板子
要求在v5的板子上利用40mhz的输入产生05.m，1m，2m，4m，10m，20m，40m，60m的频率
用vhdl语言实现
欢迎各路高手指点
要求在v5的板子上利用40mhz的输入产生05.m，1m，2m，4m，10m，20m，40m，60m的频率
用vhdl语言实现
欢迎各路高手指点
除频好做，倍频到60M怎么做不清楚
用DCM
用DCM
DCM FX功能，注意datasheet中的频率上下限制，如果是更低频率，直接Counter分频。
V5的片子上有PLL的吧，用那个功能很强大的。
外灌得了