CYCLONEII I/O口怎么采不进数据？

我最近写了程序，使用RAM模块，就是从一I/O口采入数据，又从别一I/O用读出，仿真时候好使，怎么用示波器观察，就发现信号根本没采进来。

module Signal_RAM(CLK, Reset,  InData, OutData);
input  CLK;
input Reset;
input  InData;
output OutData;
reg    OutData;
reg[9:0] Addr;
wire WR_EN;
assign WR_EN = Reset;
FD  FD_Component(.InClk(CLK), .Reset(Reset), .OutClk(Clk_EN));
RAM RAM_Component(.address(Addr), .clock(CLK), .data(InData), .wren(WR_EN), .q(OutData));
always @(posedge CLK )
begin
if(！Reset)
  begin
   Addr <= 0;
  end
else
  if(Clk_EN)
  begin
   Addr <= Addr +1'b1;
   if(Addr >= 1000)
    Addr <= 0;
  end
end
endmodule

约束文件对吗?