FPGA设计中的时钟问题

1. 将一个时钟信号接入非全局时钟引脚作为系统时钟可以吗?
2. 关于门控时钟, 以下代码是叫门控时钟吗? 这样设计后,时钟质量有保证吗? 会有竞争冒险产生的毛刺吗?
module..
input clk_in;
reg aa;
assign clk_1=~clk_in & aa;
clk_use=(clk_sel)? clk_in:clk_1;
always @ (posedge clk_use)
begin
end
endmodule

把我补充的问题提上来吧:

是门控时钟（assign clk_1=~clk_in & aa;）
clk_use=(clk_sel)? clk_in:clk_1;这个功能可以用BUFGMUX单元实现，否则也是门控时钟

2个都有问题

2是门控时钟。门控时钟容易产生毛刺，而且包含逻辑门，应该会有延迟。

麻烦高人把问题的原因说清楚！

恩 那么
比如要对外部带着同步时钟的数据信号进行采样 和 用系统时钟直接对外部信号采样
能实现可切换
最好的实现办法是什么呢? 外部的这个时钟信号是不是要接到全局时钟上比较好?
补充: 若是让你们做的话 你们需要用到外部时钟信号作为一个时钟域写个always块吗?
还是只用单时钟域, 完全在自己的系统时钟下做操作?