各位大虾，问一个FPGA时序问题

有两个带反馈的电路，怎么添加时序约束保证两个输出端的时序同步啊?
电路中没有时钟，触犯器，只是简单的组合电路，然后把输出反馈到输入端。
我在网上找了很多时序约束的说明，都是感觉要和时钟有关系，我的问题没有时钟怎么办啊?
望各位大虾指点指点！

时序分析 和同步都是基于时钟的.

设计中要避免出现组合逻辑环的

有意思的问题 没有时钟 纯组合逻辑电路 要保证时序问题
我觉得如果是电路简单 直接用底层编辑器画好了 呵呵 有意思

时钟都没有，那怎么约束啊，难道是想做异步电路

可以对一个虚拟的clock下input_delay,output_delay