如何处理这里的警告

在vhdl语言编写的一段程序出现这么一个警告，不知道哪位朋友给个建议看看怎么消除， Info: Assuming node "CLK" is an undefined clock。这处警告是什么意思?

综合时候的警告?
CLK管脚没有指定吧

是编译的时候的警告
是编译的时候的警告

你可以试着把clk约束为全局时钟
这样的warning一般不用管，不会出问题的，只要最后你把它引导全局时钟引脚上就没问题

不懂，学习一下。

没有声明吧