求助！verilog 数据存储和ram操作

用veriolg HDL，将输入数据按大小存储到一个存储器中，比如0<=data<1,存到ram1，·4094<=data<4095存到ram4095；怎么才能把过程简化，data是12位的，哪位大哥能帮帮忙吗?给点建议。谢谢谢谢·····

好贴子，我也跟一贴

我也很想知道答案！

我也想啊，答案呢

没明白什么意思

你的数据和地址是一样的啊！为什么要存在RAM中?

你的问题本来就不是很明确，0<=data[0],这好像不符合语法。如果我的理解不错，你是想写成这样：data<i> <= x;其中i是reg型，x是你需要保存的数据。这样是可以综合的。