关于verilog和vdhl

我觉得语言只是工具，程序写的好不好重要的是设计者的思想。
学哪门语言应该考虑周围的人的情况，用一样的语言交流起来方便一些。

个人觉得 verilog 比较精简 易学 比起vhdl来直观
vhdl比较严谨
建议verilog 上手 在转到vhdl

verilog简单，方便，上手容易，国内比较流行。VHDL较为严谨。语言是次要的，只要think in hardware,用哪个HDL都无所谓。

syslog
sys verilog好，据说是以后的必然趋势

个人觉得vhdl好一些，语法比较严谨，尤其是在基带信号传输的过程中比verilog好多了。至于verilog类C的写法，写起算法来要容易一些，方便一些，看你具体做什么工作而定

为什么语言的选择和应用还有关系?

x谢谢
我现在有一点点verilog的基础，将来具体的语言选择还要和项目很相关吗?不能够一直用verilog闯天下吗?

语言是其次，关键是思维

一门语言常用的语法你学一天就够了。所以根本不要为将来用什么语言担忧。还是那句话，think in hardware.

verilog de duo

两个语言都是描述硬件的，本质上一样。但是用verilog入门是比较好的。当学好verilog之后，也能看懂VHDL的设计。逐渐的，通过写一两个project也能用VHDL开发了。