关于Verilog 编程的一些问题 及 ISE 使用的问题，请高手帮忙回答

大家好，
   我 最近在写一个Project时，对输出的数据做一个移位循环，但是我从Modelsim 中来看，输出的数据并没有做移位循环，我想问下，可不可以对定义的数据同时做移位处理，谢谢
   另外，本人在用Schematc 完成结构描述后，进行仿真出现错误，错误表明的是Schematic 中使用的元件在仿真库中没有，想请问下，这个该怎么解决，谢谢

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先在Modelsim下编译仿真库