FPGA实际的工作速度

我的经验不多，但最近要上一个速度要求比较高的项目，QuartusII里编译完成后TimeQuest报告的Fmax可以到345MHz，但是我在Modelsim里用QuartusII生成的网表和延时文件做后仿真时如果将仿真时钟设成200MHz以上则结果完全是错的，降低时钟频率立马就对了。我就很奇怪明明QuartusII报告可以跑300M以上，现在怎么连200M都跑不起呢?有没有大侠能解惑啊，不胜感激！

实际工作速度应该以你的后仿真频率为准，可能你用Quater综合出来的频率约束没加好。

好像以前也遇到过类似问题，应该是Quartus II的结果报告看的不仔细。
它总是按时序约束顺序排的，可以对全芯片加一个300M的时钟约束试试。
如果有跨时钟域的地方，设置false path。

应该还是比较准确的。如果都是基于同样的delay files.

防FPGA上试试

thank you very much

好，谢谢！

编译后的时间不准，没有考虑线延时，布线后仿真或时序分析才可以做参考