关于时钟分频问题

刚开始学习FPGA 弄了块开发板，想让板上的数码管从0~9循环跳变。
         板上晶振为50MHZ，我把它分到了1HZ，然后再把1HZ时钟接到状态机，程序写的应该是没问题。功能仿真没问题，时序仿真结果是各个数字跳变中间有一些毛刺，而且在编译报告中显示clock skew>Data Delay(这个在我把分频数降下来就没问题了）。
        最终板上数码管跳变不是我想要的情况，总是断断续续的跳，如0，2，3，6，7。请教各位大侠碰到这种情况该怎么做?

建议做一个post-simulation,加上 APR之后的sdf来做
我估计是clock分频的问题 －－－ 分频之后，是否仍然在global clock line 上?

额。我是新手 完全看不懂你的意思。

你怎么分的?
直接分这么大就会产生这现象
修改一下,行波分频.先分1M.再用1M分1K,最后再1HZ

用同步计数器分频，再用1Hz做门控，应该没有问题啦

分的太多了 估计

分频之后的信号做时钟用了吧，当时钟使能用就可以了