请教最高设计频率问题
时间:10-02
整理:3721RD
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本人用stratix ii进行通信设计,芯片手册上提供的数据表明,芯片的最高时钟为550M,请问如果进行设计,能稳定运行的最快时钟频率一般怎么进行估计,设计中,没有太多复杂逻辑。
这个当然是靠STA的结果决定的,constraint加上去,实际出来的结果是多少就是多少;没有跑STA之前,没人能够准确估计运行频率。
ISE里面有report的
