求助：关于for循环的问题

在verilog程序综合过程中for循环综合时提示For loop stop condition should depend on loop variable or be static.是什么问题?该怎么解决?

for循环的结束条件指定一个固定值，也就是指定一个常量，不要用变量

多谢楼上的回答，我刚开始时是设为integer型的，会出现上面的提示，改为reg型后就不再提示了。