PrimeTime中定义generated clock时,源时钟可以为一个combinational Cell的Pin吗
时间：10-02
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create_generated_clock -source 那一项必须是个定义了时钟的cell pin吧?
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clk1 ------ - Y ----------------
- - ------------------clock divider ------------------ clock_div
clk2 ------ - ----------------
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我的电路如上: 两个时钟经过一个Mux之后再经过一个分配器, 如果只选最快的时钟(例如clk1)
作为clock_div的源时钟, 这样可以保证setup不出问题, 但是对于Hold check的话, clk2必须也得做一下STA, 因为hold 是与clock frequence无关的.
我的初衷是想把clock mux的输出pin Y做为 clock_div的source clock, 这样我无论怎么设置Mux select的值,clock_div都会是所选择的那个时钟的分频时钟, 不知我表达清楚了没有? 呵呵,希望赐教,小弟刚学STA,问题颇多.
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clk1 ------ - Y ----------------
- - ------------------clock divider ------------------ clock_div
clk2 ------ - ----------------
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我的电路如上: 两个时钟经过一个Mux之后再经过一个分配器, 如果只选最快的时钟(例如clk1)
作为clock_div的源时钟, 这样可以保证setup不出问题, 但是对于Hold check的话, clk2必须也得做一下STA, 因为hold 是与clock frequence无关的.
我的初衷是想把clock mux的输出pin Y做为 clock_div的source clock, 这样我无论怎么设置Mux select的值,clock_div都会是所选择的那个时钟的分频时钟, 不知我表达清楚了没有? 呵呵,希望赐教,小弟刚学STA,问题颇多.
可以。你把create_generated_clock的详细信息的tcl贴出来，帮你参考看看
回复 #1 gob2000 的帖子
no problem
如果 MUX/Y 那个pin上没有定义时钟的话也可以把它用做-source吗?
因为我在man create_generated_clock时 看到-source那一项得是"a clock source pin in the design"
no problem, of course.
Agreed ！
学习了， 谢谢。