关于综合DC
时间：10-02
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最近在看综合的资料。可是真的到做的时候却不知道如何下手。工具使用没有问题，但约束的条件不知道怎么设定。谁可以告知下，综合的时候应该从哪里入手?驱动负载怎么设定?
是啊。
我也有这个问题。
学写了很久的verilog,就是不知道这么开始啊。
狗咬刺猬，无处下口啊
应该去学学sta也就是primetime课程，
谢谢！
这个信息很重要
同上，谢谢！
timing的约束，对于新手来说，比较难，因为对特定工艺库的单元延时心理没数。最简单方法，往死里约束，让后慢慢放宽。大致就知道每条路径的极限延时。
我也遇到
我也是初学者 ，同样的问题
学习PT就可以了。其实DC和PT差不多，感觉。
这个对新手来说绝对可行
我学的时候是看SOLD，然后在网上搜了一些约束文件学习。