多路器太大，组合逻辑太集中

由你的设计可以知道，通过串行总线回读总线数据，所以可以考虑在回读的多路器中插入寄存器。
还有我很好奇，你的设计有多高的要求，比如速度，总线宽度，模块个数，用的FPGA型号，尽然会影响时序

先谢楼上的
FPGA：ACTEL A3P600
总线宽度：32位
地址：16位
时钟：100M
由于我把每个参数设置的寄存器和所有模块产生的状态位都回读了，所以就很大了！

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没有人回答吗?