关于FPGA的约束

各位XDJM，不知道谁能给提供下关于FPGA方面约束的资料呢，特别是时序约束，本人现在在写5 stage CIC滤波器，没有用IP，用的是V5里面的DSP48E，大概要跑到400M，设计起来很困难。
谢谢了！

据我所知在xilinx的FTP里有一个专门的练习，教你怎样下约束
可打电话给xilinx的FAE要

去xillinx官方网站下载时序约束的文档,

可以下载约束文档看，但是要好长时间。
个人认为约束最重要可能是clock period、false path、multi cycle、from to等几个了。
可以先加一下周期约束，不过想达到400M比较难。

能不能解释下什么叫false path,multi cycle呢。谢谢

建议还是去系统的看看正式的资料，否则这样理解不深刻且容易出错

Xilinx
Help 里面仔细看看

好的。不过看英文资料确实太恼火了。