ASIC和FPGA问题？

ASIC的verilog编码和FPGA的verilog一样码?
是不是适用于FPGA的verilog代码可直接拿到IC综合工具中综合
还是，因为IC速度块，所以FPGA的verilog代码可适当的减少寄存器?
谢谢！
小弟刚接触这方面，望大虾之指点！

FPGA和ASIC是有区别的。
如果专注与FPGA的开发，可以利用FPGA  4、6、8—LUT的结构特点，编写适合FPGA的代码。
还有FPGA中有些资源的reset（set）只有同步或者异步的。
也应当结合资源的特点使用，否则会增加额外的逻辑。如乘法器只有set端，我们使用了reset信号，综合器则会在乘法器之后增加reset的filp-flop，来满足reset的需求。
针对与ASIC的开发，应该结合具体的制程和工艺库。
但两者设计的很多思想是有共通之处的。