问大家一个关于计数器的问题
时间:10-02
整理:3721RD
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我需要编一个verilog代码,是关于计数器的,他应该实现的功能是:输入是clk,输出是Z,当加入时钟信号以后,第9个时钟周期输出Z,这个该怎么写啊?
谢谢各位了
谢谢各位了
这还不好写啊
不会啊 我是新手啊
够新的
