昨天参加一个FPGA笔试，遇到了 几个问题
时间：10-02
整理：3721RD
点击：
1. 根据同步设计原则，写出以下程序的不足之处
always@（posedge clk or posedge rst）
if(rst) q=1'b0;
else if(en) q=d;
2.
为了处理大流量，硬件设计者往往在并行结构以及流水线结构中作出选择，请根据图说明若达到相同的处理速率这两个结构的主要差别（见图片）
3.
根据通用FIFO判断下列是否可以正确工作
assign fifo_rden=(！fifo_empty)?1'b1:1'b0;
always@（posedge clk or posedge rst）
if(rst) q=1'b0;
else if(en) q=d;
2.
为了处理大流量，硬件设计者往往在并行结构以及流水线结构中作出选择，请根据图说明若达到相同的处理速率这两个结构的主要差别（见图片）
3.
根据通用FIFO判断下列是否可以正确工作
assign fifo_rden=(！fifo_empty)?1'b1:1'b0;
第一个是异步设计容易产生亚稳态，第二个是面积和速度的关系，第三个通用fifo，查一下代码吧，我忘了
这几个题都很基本啊
1.最后少了个else
我也要学 FPGA 我要高薪就业
应该用<=非阻塞赋值
第三个：错误。读不空，刚好反了
路过
路过。