关于时序约束，该怎么开始？

    各位大神，我现在做一个FPGA的项目，现在verilog代码写得差不多了，通过modelsim仿真出来的数据看上去也没什么问题，然后我老板叫我做下时序分析，就是写时序约束，但是我才刚接触这个（之前一直只写verilog代码和用modelsim看数据），现在请问几个问题，希望论坛大神指教：1. 我该怎么开始? 是看时序报告，然后直接写时序约束文件吗?全都端口都要做约束吗?（毫无头绪怎么开始）
2. 需要布局布线之后才能做时序分析吗?
3. 我老板还说要用chipshope看逻辑，这个是chipshope是要链接板子上调试，需要用testbench吗，不用的话，一定要上位机输入激励信号吗?
本人还是小白，希望大神帮助指教undefined

差不多经历，同求。

不知道你用哪个fpga，altera的话时序约束在.sdc里，你可以先简单的约几个输入时钟，具体语法网上一搜就有！然后就可以看报告了！

时序我简单设置了下，但是到设置引脚，毫无头绪啊，这么多IO口，到底要选那些口作为数据输入

这个不是画板子的时候就定了吗！如果还没有定就去查器件手册啊，每个io都有说明的，方向啥的，是不是时钟管脚！

额。谢谢你的解答，我使用的是开发套件，我导师给我的virtex7 ，并不是真正的产品。
一般来说，输出的数据是以什么形式输出的，Uart?SPI?还是直接用IO口接出去?

这个要看你和什么进行通信了，根据外部芯片定啊！

啊这帖子得收藏，遇到同样的问题了。看了半天《timequest就一定要搞定》也没动。坐等大神了

首先你去查什么是时序约束，都有哪些类型，看看对应你的工程哪些需要约束，然后再查怎么做时序约束。后边你问的I/O是通过什么输出的，简直就是在瞎问，你先去查什么是I/O，再去查什么是SPI，什么是UART。通常这些I/O都是通用的，有个别专用的手册会说明。chipscope的激励不是testbench，具体查chipscope的使用教程就可以。

学习\学习\学习

时序约束搞的怎样啦，分享下