将clk通过引脚输出问题
时间：10-02
整理：3721RD
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用FPGA将外部时钟进入FPGA然后直接输出，1、输入的clk峰峰值4.7V，为什么经过FPGA输出到IO口峰峰值为2V，
2、输入时钟时钟是个正弦波，经过了FPGA为什么输出时钟也是个正弦波，数字电路不是只有0，1，输出不应该是个矩形波吗。
代码：
module pl_clk(
input rst,
input clk,
output clkout
);
assign clkout=(rst)?0:clk;
endmodule
2、输入时钟时钟是个正弦波，经过了FPGA为什么输出时钟也是个正弦波，数字电路不是只有0，1，输出不应该是个矩形波吗。
代码：
module pl_clk(
input rst,
input clk,
output clkout
);
assign clkout=(rst)?0:clk;
endmodule
1. 输出电平和你的bank电压有关，和你输入电压无关
2. 如果你示波器采样率够高的话应该就是方波了！
BANK区电压为3.3V，时钟输出得到时钟的最大电平为3.06V，如果单独FPGA输出高电平是3.3V，相差了250mv以上，这正常吗?
BANK区电压为3.3V，时钟输出得到时钟的最大电平为3.06V，如果单独FPGA输出高电平是3.3V，相差了250mv以上，这正常吗?
BANK区电压为3.3V，时钟输出得到时钟的最大电平为3.06V，如果单独FPGA输出高电平是3.3V，相差了250mv以上，这正常吗?
你不要用时钟信号测试，你换一个常高电平输出，看看，应该就是3.3v，你用时钟测不准！